新思科技发布低延迟时间Die-to-Die控制板 SoC中完成裸晶集成ic间的高效率联接

6月11日信息，新思科技（Synopsys）前不久公布发布全新升级的DesignWare® Die-to-Die控制板IP核，与企业目前的112G USR/XSR PHY IP核一同完成详细的die-to-die IP解决方法。该详细的IP解决方法能为开发人员给予低延迟时间、带宽测试的die-to-die联接，以达到大数据处理、人工智能技术（AI）和互联网SoC对更高劳动量和更迅速数据信息传输的要求。DesignWare Die-to-Die控制板和PHY IP核是新思科技多裸晶集成ic解决方法的一部分，由HBM IP和三维IC Compiler构成，可加快必须优秀封裝的SoC设计方案。

Arm系统架构市场部产品经营主管Jeff Defilippi表明：“互联技术性针对下一代性能卓越、订制化的系统架构SoC愈来愈关键。新思科技DesignWare Die-to-Die控制板具备对于AMBA CXS的低延迟时间性和原生态适用，可与Arm Coherent Mesh Network完成方便快捷集成化，为大家的一同顾客给予多集成icIP解决方法，为下一代系统架构测算给予需要的高些拓展特性和可实际操作选择项。”

DesignWare Die-to-Die控制板具备不正确校准体制，如可选择的前向不正确校准和循环系统沉余校检，以完成高些的数据库安全和链接稳定性。DesignWare Die-to-Die控制板的灵便配备适用AMBA® CXS和AXI协议书，可完成相关和非相关的数据通讯，进而轻轻松松集成化到根据Arm的SoC和别的性能卓越SoC中。DesignWare Die-to-Die控制板适用达到1.8Tb/s PHY网络带宽，可完成强劲的die-to-die联接以达到SoC对大数据处理的要求。

新思科技IP营销推广和发展战略高级副总裁John Koeter表明：“裸片分拆和溶解的发展趋势下，必须稍短和特短路线连接，以完成裸晶集成ic中间的高数据速率联接。新思科技的详细DesignWare Die-to-Die IP解决方法给予极低延迟时间控制板和性能卓越PHY，已被好几家顾客所选用，帮助开发人员安心地将高品质IP集成化到多裸晶集成icSoC中，与此同时最大限度地减少集成化风险性。”

新思科技普遍的DesignWare IP核组成包含逻辑性库、内嵌式储存器、IO、PVT监控器、内嵌式检测、仿真模拟IP、插口IP、安全性IP、内嵌式CPU和分系统。为加快原型图、开发软件及其将IP核融合进集成ic，新思科技IP Accelerated方案给予IP原型图模块、IP开发软件模块和IP核分系统。大家对IP品质的普遍项目投资、全方位的服务支持可使设计方案工作人员减少融合风险性，并加速上市时间。